Rökfræði & Flip Flops-SN74LVC74APWR

Flip-FlopogLáseru algeng stafræn rafeindatæki með tvö stöðugt ástand sem hægt er að nota til að geyma upplýsingar, og einn flip-flop eða latch getur geymt 1 bita af upplýsingum.

Flip-Flop (skammstafað sem FF), einnig þekkt sem bistabil hlið, einnig þekkt sem bistabil flip-flop, er stafræn rökrás sem getur starfað í tveimur ríkjum.Flip-flops haldast í sínu ástandi þar til þeir fá inntakspúls, einnig þekkt sem kveikja.Þegar inntakspúls er móttekin breytir flip-flop úttakið um ástand í samræmi við reglurnar og helst síðan í því ástandi þar til önnur kveikja er móttekin.

Latch, sem er næmt fyrir púlsstiginu, breytir ástandi undir stigi klukkupúlsins, latch er geymslueining sem kveikt er á stigi og virkni gagnageymslu fer eftir stiggildi inntaksmerkisins, aðeins þegar læsingin er í virkja ástand, úttakið breytist með gagnainntakinu.Latch er öðruvísi en flip-flop, það er ekki latching gögn, merkið við úttakið breytist með inntaksmerkinu, alveg eins og merkið sem fer í gegnum biðminni;þegar lásmerkið virkar sem lás, eru gögnin læst og inntaksmerkið virkar ekki.Latch er einnig kallað gagnsæ læsing, sem þýðir að úttakið er gagnsætt fyrir inntakið þegar það er ekki læst.

Munurinn á latch og flip-flop
Latch og flip-flop eru tvöfaldur geymslutæki með minnisvirkni, sem eru eitt af grunntækjunum til að búa til ýmsar tímarökfræðirásir.Munurinn er: latch er tengt öllum inntaksmerkjum þess, þegar inntaksmerkið breytist latch breytist, það er engin klukkustöð;flip-flop er stjórnað af klukkunni, aðeins þegar klukkan er kveikt til að taka sýnishorn af núverandi inntakinu, mynda úttakið.Auðvitað, vegna þess að bæði latch og flip-flop eru tímasetningarrökfræði, er úttakið ekki aðeins tengt núverandi inntak, heldur einnig tengt fyrri úttakinu.

1. latch er ræst af stigi, ekki samstilltri stjórn.DFF er ræst af klukkubrún og samstilltri stjórn.

2、latch er viðkvæmt fyrir inntaksstigi og hefur áhrif á raflögn seinkun, svo það er erfitt að tryggja að framleiðsla framleiðir ekki burrs;DFF er ólíklegra til að framleiða burrs.

3, Ef þú notar hliðarrásir til að byggja upp latch og DFF, eyðir latch minna hliðarauðlindum en DFF, sem er betri staður fyrir latch en DFF.Þess vegna er samþætting þess að nota latch í ASIC hærri en DFF, en hið gagnstæða er satt í FPGA, vegna þess að það er engin venjuleg latch eining í FPGA, en það er DFF eining, og LATCH þarf meira en eitt LE til að verða að veruleika.latch er kveikt á stigi, sem jafngildir því að hafa virkjunarenda, og eftir virkjun (við virkjunarstig) jafngildir vír, sem breytist með Framleiðsla er mismunandi eftir úttakinu.Í óvirku ástandi er að viðhalda upprunalegu merki, sem hægt er að sjá og flip-flop munur, í raun, mörgum sinnum latch er ekki í staðinn fyrir ff.

4, latch verður afar flókin kyrrstöðu tímagreining.

5, eins og er, er latch aðeins notað í mjög hágæða hringrásinni, eins og Intel P4 CPU.FPGA hefur latch eining, skrá eining er hægt að stilla sem latch eining, í Xilinx v2p handbók verður stillt sem skrá / latch eining, viðhengið er Xilinx hálf sneið uppbyggingu skýringarmynd.Aðrar gerðir og framleiðendur FPGAs fóru ekki að athuga.--Persónulega held ég að Xilinx sé fær um að passa beint við altera gæti verið meiri vandræði, að nokkrum LE að gera, hins vegar, ekki Xilinx tæki hver sneið getur verið þannig stillt, eina DDR tengi altera hefur sérstaka latch einingu, yfirleitt aðeins háhraða hringrás verður notuð í latch hönnuninni.LE altera er engin latch uppbyggingu, og athugaðu sp3 og sp2e, og annað ekki að athuga, handbókin segir að þessi stilling er studd.Orðatiltækið wangdian um altera er rétt, ff frá altera er ekki hægt að stilla til að latch, það notar uppflettitöflu til að útfæra latch.

Almenna hönnunarreglan er: forðastu lás í flestum hönnunum.það mun leyfa þér að hanna tímasetningu er lokið, og það er mjög falið, ekki vopnahlésdagurinn getur ekki fundið.latch stærsta hættan er að sía ekki burrs.Þetta er afar hættulegt fyrir næsta stig hringrásarinnar.Þess vegna, svo lengi sem þú getur notað D flip-flop stað, ekki nota latch.